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从模电到数电的电子技术课件-dz_chap13_图文


电子技术 数字电路部分
第三章
组合逻辑电路
(3-1)

第三章 组合逻辑电路
§3.1 概述 §3.2 组合逻辑电路分析基础 §3.3 组合逻辑电路设计基础 §3.4 几种常用的组合逻辑组件 §3.5 利用中规模组件设计组合
电路
(3-2)

§3.1 概述
组合 逻辑电路 逻 辑 电 路
时序 逻辑电路

功能:输出只取决于 当前的输入。
组成:门电路,不存在 记忆元件。
功能:输出取决于当 前的输入和原 来的状态。
组成:组合电路、记 忆元件。
(3-3)

组合电路的研究内容:

分析: 给定 逻辑图

分析

得到 逻辑功能

设计: 给定 逻辑功能

设计

画出 逻辑图

(3-4)

§3.2 组合逻辑电路分析基础

电路 结构

输入输出之间 的逻辑关系

分析步骤:
1. 由给定的逻辑图逐级写出逻辑关系表达式。 2. 用逻辑代数或卡诺图对逻辑代数进行化简。 3. 列出输入输出状态表并得出结论。

(3-5)

例1:分析下图的逻辑功能。

A

& AB

B

A?B?A?B
&
F

A &

A?B B

F ? A?B?A?B ? A?B? A?B ? A?B? A?B
(3-6)

F ? A?B? A?B ? A?B? A?B

真值表

ABF
0 01 0 10 1 00 1 11

同或门
A =1 F B F? A?B

特点:输入相同为“1”; 输入不同为“0”。

(3-7)

例2:分析下图的逻辑功能。
& A?B?A

A& B

A?B

&F

&
A?B?B

F ? A?B?A?A?B?B ? A?B?A? A?B?B ?(A ? B)? A ?(A ? B)? B ? A ? B ? A ? B

(3-8)

F ? A?B? A?B
真值表 AB F
000 011 101 110
特点:输入相同为“0”; 输入不同为“1”。

异或门
A =1 F B
F? A?B
(3-9)

例3:分析下图的逻辑功能。

A

&

2

M

1

&

=1

1

4F

1

B0

&

31

被封锁

(3-10)

被封锁

A

& 2

1

M

0

&

=0

1

4F

B1

&

3

特点: M=1时选通A路信号; 选通电路
M=0时选通B路信号。

(3-11)

§3.3 组合逻辑电路设计基础

任务 要求

最简单的 逻辑电路

分析步骤:
1. 指定实际问题的逻辑含义,列出真值表。 2. 用逻辑代数或卡诺图对逻辑代数进行化简。 3. 列出输入输出状态表并得出结论。

(3-12)

例:设计三人表决电路(A、B、C)。每人一个按 键,如果同意则按下,不同意则不按。结果用 指示灯表示,多数同意时指示灯亮,否则不亮。

1. 首先指明逻辑符号取“0”、 真值表

“1”的含义。

ABCF

三个按键A、B、C按下时为

0 0

0 0

0 1

0 0

“1”,不按时为“0”。输出 0 1 0 0

是F,多数赞成时是“1”, 否则是“0”。

0111 1000 1011

2. 根据题意列出真值表。

1101 1111

(3-13)

真值表
ABCF 0000 0010 0100 0111 1000 1011 1101 1111

3. 画出卡诺图,并用卡 诺图化简:

BC A 00
00

BC 01 11 10
010

1 0 1 1 1 AB

AC

F ? AB? BC? CA

(3-14)

4. 根据逻辑表达式画出逻辑图。 (1) 若用与或门实现
F ? AB ? BC ? CA

A

&

B

C

&

?1 F

&

(3-15)

(2) 若用与非门实现
F ? AB? BC? CA
? AB ? BC ? CA ? AB ? BC ? CA

A

&

B

&

&

C

F

&

(3-16)

§3.4 几种常用的组合逻辑组件
3.4.1 编码器
所谓编码就是赋予选定的一系列二进制代码以 固定的含义。
一、二进制编码器
二进制编码器的作用:将一系列信号状态编制成 二进制代码。
n个二进制代码(n位二进制数)有2n种 不同的组合,可以表示2n个信号。
(3-17)

例:用与非门组成三位二进制编码器。 ---八线-三线编码器 设八个输入端为I1?I8,八种状态,
与之对应的输出设为F1、F2、F3,共三 位二进制数。
设计编码器的过程与设计一般的组合 逻辑电路相同,首先要列出状态表(即真 值表),然后写出逻辑表达式并进行化简, 最后画出逻辑图。
(3-18)

真值表
I1 I2 I3 I4 I5 I6 I7 I8 F3 F2 F1 01111111000 10111111001 11011111010 11101111011 11110111100 11111011101 11111101110 11111110111

F1 ? I2 ? I4 ? I6 ? I8 ? I2I4I6I8 F2 ? I3I4I7I8 F3 ? I5I6I7I8

(3-19)

F1 ? I2 ? I4 ? I6 ? I8 ? I2I4I6I8

F3 ? I5I6I7I8 F2 ? I3I4I7I8

F3

F2

F1

& & &

I1

I2 I3 I4

I5

I6 I7

I8

8-3 编码器逻辑图

(3-20)

二、二---十进制编码器
二---十进制编码器的作用:将十个状态(对应于 十进制的十个代码)编制成BCD码。

十个输入

需要几位输出?
23 ? 10 ? 24

输入:I0? I9

输出:F4 ? F1

列出状态表如下:

四位

(3-21)

状态表
输 入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1

F3 ? I8 ? I9 ? I8 ? I9 F2 ? I4I5I6I7 F1 ? I2I3I6I7 F0 ? I1I3I5I7I9
逻辑图略
(3-22)

3.4.2 译码器
译码是编码的逆过程,即将某二进制翻译成电 路的某种状态。
一、二进制译码器
二进制译码器的作用:将n种输入的组合译成2n 种电路状态。也叫n---2n线译码器。
译码器的输入—— 一组二进制代码 译码器的输出—— 一组高低电平信号
(3-23)

A1
A0 输入

&
Y3
&
Y2
输出
&
Y1
&
Y0

S 控制端
2-4线译码器74LS139的内部线路
(3-24)

74LS139的功能表

S

A1 A0

Y0

Y1

Y2

Y3

1XX 1 1 1 1

0000111

0011011

0101101

0111110

“–”表示低电平有效。

(3-25)

74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3

1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器

(3-26)

例:利用线译码器分时将采样数据送入计算机。
总 线

三态门

EA 三态门

EB 三态门

EC 三态门

ED

A

B

C

D

Y0 Y1 Y2

Y3

2-4线译

A0

码器

A1

S
(3-27)

工作原理:(以A0A1=00为例)
总 线

脱离总线

数 据

三态门

EA 三态门

EB 三态门

EC 三态门

ED

A

B

全C为1

D

Y0 Y1 Y2

Y3

0 2-4线译

A0 0

码器

A1 0

S
(3-28)

二、显示译码器
在数字系统中,常常需要将运算结果用人们 习惯的十进制显示出来,这就要用到显示译码器。

二---十 进制编码

显示译 码器

显示器件:常用的是七段

显示器件。

f

显示 器件 a
gb

e dc

(3-29)

七段显示器件的工作原理:

abcde f g 111111 0 011000 0 110110 1

a

f gb

e

c

??

d

(3-30)

显示译码器: 74LS49的管脚图
14 Ucc f g a b c d

74LS49

1 B C BI D A e GND
消隐控制端

(3-31)

74LS49的功能表(简表)

输入

D?A

BI

8421码

1

XXXX

0

输出

a?g

显示

译码 显示字型

0000000

消隐

完整的功能表请参考相应的参考书。

(3-32)

74LS49与七段显示器件的连接:
abc def g +5V

abc def g

74LS49是集 电极开路,必 须接上拉电阻

BI D C B A +5V

(3-33)

3.4.3 加法器
举例:A=1101, B=1001, 计算A+B。
加法运算的基本规则:

1101

+1

1 0

0 0

0 1

1

10 110

(1) 逢二进一。

用半加器实现

(2) 最低位是两个数最低位的叠加,不需考虑进位。

(3) 其余各位都是三个数相加,包括加数被、加数

和低位来的进位。

用全加器实现

(4) 任何位相加都产生两个结果:本位和、向高位 的进位。

(3-34)

一、半加器
半加运算不考虑从低位来的进位。设: A---加数;B---被加数;S---本位和;C---进位。

真值表

ABC S 0000 0101 1001 1110

S ? AB ? AB ? A ? B C ? AB

(3-35)

S ? AB ? AB ? A ? B C ? AB

逻辑图

A B

=1 S

& C

逻辑符号

A



S

B





C

(3-36)

二、全加器:
an---加数;bn---被加数;cn-1---低位的进位; sn---本位和;cn---进位。

真值表

an bn cn-1 sn cn

0 0

0 0

0 1

0 1

0 0

sn ? (anbn ? anbn )cn

01010

? (anbn ? anbn )cn?1

01101
1 0 0 1 0 cn ? (anbn ? anbn )cn?1 ? anbn

10101

11001

11111

(3-37)

半加和: s ? anbn ? anbn ? an ? bn , s ? anbn ? anbn 所以,全加和:

sn ? (anbn ? anbn )cn ? (anbn ? anbn )cn?1 ? scn?1 ? scn?1
cn ? (anbn ? anbn )cn?1 ? anbn ? scn?1 ? anbn

逻辑图

an

半 s'

逻辑符号

bn

加 器

c'

an

sn 全

cn-1

半 s'

加 器

c'

sn ?1 cn

bn cn-1

加 器 cn

(3-38)

全加器SN74LS183的管脚图

14 Ucc 2an 2bn2cn-1 2cn

2sn

SN74LS183

1 1an 1bn 1cn-11cn 1sn GND

(3-39)

例:用一片SN74LS183构成两位串行进位全加器。

D2

C

D1

串行进位

sn

cn

全加器

an bn cn-1

sn

cn

全加器

an bn cn-1

A2 B2

A1

B1

其它组件:

SN74H83---四位串行进位全加器。

SN74LS283---四位超前进位全加器。

(3-40)

3.4.4 数字比较器
比较器的分类: (1)仅比较两个数是否相等。 (2)除比较两个数是否相等外,还要比较两个 数的大小。 第一类的逻辑功能较简单,下面重点介绍 第二类比较器。
(3-41)

一、一位数值比较器

功能表

输入

输出

A B A>B A=B A<B “A ? B”? AB

00 0

1

0

01 0

0

1 “A ? B”? A B ? AB

10 1

0

0 “A ? B”? AB

11 0

1

0

(3-42)

“A ? B”? AB “A ? B”? AB ? AB “A ? B”? AB

逻辑图

逻辑符号

A

&

A<B

A>B A=B A<B

?1

&

A=B

B

A>B

A

B

(3-43)

二、多位数值比较器
比较原则: 1. 先从高位比起,高位大的数值一定大。 2. 若高位相等,则再比较低位数,最终结果 由低位的比较结果决定。
请根据这个原则设计一下:每位的比 较应包括几个输入、输出?
(3-44)

A、B两个多位数的比较:

(A>B)i (A=B)i (A<B)i
比较结果向 高位输出

Ai Bi 两个本位数

(A>B)i-1 (A=B)i-1 (A<B)i-1
低位的比 较结果

(3-45)

每个比较环节的功能表

输入

输出

Ai Bi (A>B)i-1 (A=B)i-1 (A<B)i-1 (A>B)i (A=B)i (A<B)i

10 φ φ φ 1 0 0

01 φ φ φ 0 0 1

Ai=Bi

输 出 (A>B)i 、 (A=B)i 和 (A<B)i 分 别 等 于 (A>B)i-1 、 (A=B)i-1 和(A<B)i-1

(3-46)

四位数码比较器的真值表

比较输入

a3 b3
a3 >b3 a3 <b3 a3=b3 a3=b3 a3=b3
a3=b3
a3=b3
a3=b3 a3=b3

a2 b2
? ? a2>b2 a2<b2 a2=b2
a2=b2
a 2=b2
a2=b2 a2=b2

a1 b1
? ? ? ?
a1> b1 a1<b1 a1= b1
a1= b1 a1= b1

a0 b0
? ? ? ? ?
?
a0 >b0 a0 <b0 a0 =b0

输出

LE

S

(A>B) (A=B) (A<B)

1

0

0

0

0

1

1

0

0

0

0

1

1

0

0

0

0

1

1

0

0

0

0

1

0

1

0

(3-47)

根据比较规则,可得到四位数码比较器逻辑式:

A=B:
E? A?B

? (a3 ?b3)(a2 ?b2)(a1 ?b1)(a0 ?b0) A<B:

S ? a3 b3 ? (a3 ? b3)a2 b2 ? (a3 ? b3)(a2 ? b2)a1 b1

A?B:

? (a3 ? b3)(a2 ? b2)(a1 ? b1)a0 b0

L ?E?S

(3-48)

四位集成电路比较器74LS85
UCC A3 B2 A2 A1

B1 A0 B0

A3 B2 A2 A1 B1 A0

B3

B0

(A<B)(LA=B)L(A>B)L A<B A=B A<B

B3 (A<B)L

(A>B)L A<B A=B A<B GND

(A=B)L

低位进位 向高位位进位

(3-49)

例1:七位二进制数比较器。(采用两片85)

高位片



低位片

接 好

A>B (2) (A>B)L

A=B A<B

74LS85((AA=<BB))LL

A3A2A1 A0 B3B2 B1B0

A>B (1) (A>B)L

A=B A<B

74LS85((AA=<BB))LL

A3A2A1 A0 B3B2 B1B0

“1”

a5

b5

a6 a4 b6 b4

A

B

a3 a1 b3 b1 a2 a0 b2 b0

(3-50)

例2:设计三个四位数的比较器,可以对A、B、C进 行比较,能判断: (1) 三个数是否相等。 (2) 若不相等,A数是最大还是最小。
比较原则: 先将A与B比较,然后A与C比较,若A=B
A=C,则A=B=C;若A>B A>C,则A最大;若 A<B A<C,则A最小。
可以用两片74LS85实现。
(3-51)

A最大

A=B=C

A最小

& & &

1

(A>B)L (A=B)L

(A<B)L

A3B3 A2B2 A1B1 A0B0

C3 C2 C1 C0

A<B A=B A>B
A<B A=B A>B

(A>B)L (A=B)L

1

(A<B)L

A3B3 A2B2 A1B1 A0B0

A3 A2 A1 A0 B3 B2 B1 B0

(3-52)

3.4.5 数据选择器
从一组数据中选择一路信号进行传输的电路, 称为数据选择器。
控制信号
A0 A1

输 D3

入 D2

信 号

D1 D0

输 W出
信 号

数据选择器类似一个多投开关。选择哪一路信 号由相应的一组控制信号控制。
(3-53)

一位数据选择器:从n个一位数据中选择一个数据。 m位数据选择器:从n个m位数据中选择一个数据。

X3
Y3 X2
Y2 X1
Y1 X0
Y0

A 控制信号
W3 W3 W3 W3 n=2 , m=4

四 二 选 一 选 择 器
(3-54)

四选一集成数据选择器74LS153

功能表

控制端

输入

输出

A1

A0

E

W

?

?

1

0

0

0

0

D0

0

1

0

D1

1

0

0

D2

1

1

0

D3

其中

E:为1E或 2E ,低电平有效。
选择端A1 A0 :为两个4选1数据选择器共用。 (3-55)

例:用一片74LS153组成8选1: A2=0:(1)工作; A2=1:(2)工作。
Y

?

(低位)

选 A0

择 信

A1



A

1Y

2Y

B

(1) 74LS153 (2)

1E 1D0 1D11D2 1D3 2E 2D02D12D22D3

(三位) A2

1

(高位)

D0 D1 D2 D3

D4 D5 D6 D7
(3-56)

八选一集成数据选择器74LS151

功能表
输入

输出

A2 A1 A0 E

Y

Y

?? ? 1

0

1

0 0 0 ~ 1 1 1 0 D0 ~ D7 D0 ? D7

(3-57)

例:用两片74LS151构成十六选一数据选择器 & D0?D7

D0?D7

A0

AAA021 E

Y
D0 ???

D7

AA12

A3

???

=0

D0 ? D7

AA01

Y =1

A2 E D0 ??? D7

??? D8 ? D15

(3-58)

A0

AAA021 E

Y =1 D0 ??? D7

AA22

A3

???

=1

D0 ? D7

& D8?D15

D8?D15

AA01

Y

A2 E D0 ??? D7

??? D8 ? D15
(3-59)

§3.5 利用中规模组件设计组合电路
中规模组件都是为了实现专门的逻辑功 能而设计,但是通过适当的连接,可以实现一 般的逻辑功能。
用中规模组件设计逻辑电路,可以减少连 线、提高可靠性。
下面介绍用选择器和译码器设计组合逻辑 电路的方法。
(3-60)

一、用数据选择器设计逻辑电路

E ? 0时:

四选一选择器功能表

输入

输出

A1

A0

E

W

?

?

1

0

0

0

0

D0

0

1

0

D1

1

0

0

D2

1

1

0

D3

W ? D0 (A1 A0 ) ? D1(A1A0 ) ? D2 (A0A1) ? D3(A1A0 )
类似三变量函数的表达式!

(3-61)

例:利用四选一选择器实现如下逻辑函数。

变换
Y ? RAG ? RAG ? RAG ? AG Y ? R(GA)? R(GA)? R(GA) ? 1(? GA )
与四选一选择器输出的逻辑式比较

W ? D0 (A1 A0 ) ? D1(A1A0 ) ? D2 (A0A1) ? D3(A1A0 )

可以令:

G ? A1 D2 ? R

A ? A0 D3 ? 1

D0 ? D1 ? R

(3-62)

接线图

Y

A

A0

W 74LS153

G

A1 D0 D1 D2 D3

R “1”

(3-63)

用数据选择器设计逻辑电路小结
1. 若要产生单输出逻辑函数时, 可先考 虑数据选择器。
2. 用n位地址输入的数据选择器,可以 产生任何一种输入变量数不大于n+1 的组合逻辑函数。
3. 设计时可以采用函数式比较法。控制 端作为输入端,数据输入端可以综合 为一个输入端。
(3-64)

二、用线译码器设计多输出逻辑电路

S

A1 A0

Y0

Y1

Y2

Y3

1 XX 1 1 1 1

0000111

0011011

0101101

0111110

从功能表可知:

Y0 ? A0 A1 ? A0 ? A1
Y1 ? A0 A1 ? A0 ? A1

Y2 ? A0A1 ? A0 ? A1 Y3 ? A0A1
(3-65)

例:用2-4线译码器产生一组多输出函数。

Z1 ? A1A0 ? A1A0 Z2 ? A1 A0 ? A1A0

参考上页的逻辑式

Y0 ? A0 A1 Y1 ? A0 A1 可知

Y2 ? A0A1 Y3 ? A0A1

Z1 ? Y1 ? Y2 Z2 ? Y0 ? Y3

(3-66)

接线图

Z2

Z1

& &

Y0 Y1 A1

Y2 Y3 S
A0

A1

A0

(3-67)

用线译码器设计多输出计逻辑电路小结
若要产生多输出逻辑函数时, 使用译码器+ 门电路较有利。
n-2n 线译码器,包含了n变量所有的 最小项。加上或门或与非门,可以 组成任何形式的输入变量小于n的组 合逻辑函数。
(3-68)

设计方法(步骤)总结:
1. 由功能确定输入、输出量,写出逻辑式。 2. 把要用的逻辑组件的逻辑函数式变换成与所求
逻辑式相类似的形式:
? 若两者形式上完全相同,则该种组件效果最 好。
? 若组件函数式更丰富,则可将多出的输入变 量和乘积项适当处理,也可以较方便地得到 所需要的逻辑式。
? 若组件的函数式仅是所要产生的逻辑 式的一 部分,可以通过扩展方法得到所需逻辑式。
(3-69)

扩展方法

用使能端或其它输入端扩展, 适当加其他门;
采用多片组件进行适当连接。

3. 接线,画出逻辑图。

(3-70)

电子技术 数字电路部分
第三章 结束
(3-71)



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